Создание задержки меньше, чем часы период

[honnaraj.t]

привет, это поможет мне многое ... если кто-нибудь решить эту проблему .... Проблема: как мы можем генерировать задержки, которая меньше, чем часы период времени. Например: Если мои часы 20ns период ... Как я могу генерировать 8ns задержки в VHDL. Я использую CPLD. нет возможности использовать PLL .. это должно произойти через Programe ...... заранее спасибо ....................

 

[asjohnas]

Если вам нужна задержка образцы, которые Вы получаете от АЦП можно использовать фильтр. Если вы про провода сигналов в Xilinx чип, как Virtex4 или лучше, вы можете использовать IDELAY элементов.

 

[FvM]

8 нс довольно долго. Задержка Logic ячейки обычно не является решением с коротким ресурсов CPLD, и он вовсе не опирается на инструменты CPLD дизайн. Хотя это и не программируемый, внешняя задержка RC является, вероятно, лучшим.

 

[maheshkuruganti]

Даже лучшим решением является использование внешнего Программируемая задержка Line.Check Maxim