K
kamalkundu
Guest
Я работаю на микро-контроллер проверки, где мы используем в сборе (для процессора) и Verilog, чтобы дать stimuls или исследовать значение. Когда кто-то спрашивает меня о проверке тестов sequence.I прийти-с ответом, что: 1) Чип от власти и власти на сброс де-утверждал. 2) Сброс последовательность начинается) сброс де-утверждал б) генератор начал с) генератор откалиброван. 3) и т.д. Калибровка значения загружаются из NVM. 4) вектор сброса передается в процессор и последовательность загрузки выполняется. 5) Собрание по тестовый началось с раздражителем. Я-то отсутствует что-нибудь? или последовательность проверки теста совершенно разные вещи? :-(