V
voho
Guest
Привет всем Конфигурация процесс загрузки дизайн битового потока в память конфигурации ПЛИС внутренние. Обратного считывания является процесс чтения данных. Если кто-то может мне помочь, если всегда делаю так: компонент CAPTURE_VIRTEX используется при проектировании FPGA контролировать, когда логика состояний всех регистров захвачены в конфигурации памяти. Контактный CLK может быть drivenby любого источника синхронизации, что бы синхронизировать захвата для изменения логических состояний регистров. Спасибо это касается