S
skycanny
Guest
Привет, всем ребятам Использование развитие инструмент, предоставляемый Альтера, я создал LPM DCFIFO как VHDL, глубина которого составляет 128 и ширина которого 16 бит. Тогда я этого экземпляра DCFIFO в файле верхнего уровня VHDL, и есть только этот компонент DCFIFO в этом файле верхнего уровня VHDL. Я предварительно симуляции, ModelSim, то результат будет ОК. После реализации проекта на устройство семьи Циклон II, я делаю сообщение simulaiton по ModelSim также. Тем не менее, результат после моделирования имеет ряд проблем. Во-первых, первое слово после "rdreq" активный длится 2 "rdclk" часы. Во-вторых, после "rdreq" неактивных и активных снова, одним данным проигрывает. Я делаю то же. кроме Cyclone, Stratix семьи устройство, после моделирования хорошо. Так, я не знаю, resons для этих проблем. Если бы я игнорировать эти проблемы, DCFIFO дозы LPM хорошо работать на реальных Циклон семьи устройство II. Любая помощь будет оценен по достоинству!