Почему логические вентили не работают в этот код?

[priyaphule]

Привет, у меня есть разрабатываем тестовой платы для CPLD xc95288xl теперь, когда я использую стандартные ворота код лица ANDTEST является порт в std_logic; B: в std_logic, Y: из std_logic); конца ANDTEST, архитектура поведенческого из ANDTEST является сигналом YTEST: std_logic; начать процесс (A, B) BEGIN YTEST

 

[brmadhukar]

если ваш пост подходит моделирования собственно, вы должны получить надлежащий вывод. проверьте свое железо также (это нег логика?) в 7.1 выглядит несколько основных ворот не выполняются должным образом PLS, сообщите мне, если вы получите эту проблему.

 

[echo47]

Подобные обсуждения. Смотрите Xilinx ссылке. http://www.edaboard.com/viewtopic.php?t=125334

 

[wolfheart_2001]

FPGA DONT управлять большой ток, так что если ур привело освещать ярко его очень ожидаемый и отменил катодом вместо анода, поэтому обратный ур руководством и и получить правильное поведение и ворота (только позаботиться, чтобы подключить подходящий резистор Серия с руководством) удачи