Помогите плз! FPGA Часы создания часов от входного тактового

[fallingrain_83]

Привет всем Я хочу Creat часы от входного тактового сигнала, что имеет меньшую частоту Я попытался это, однако оно не работает модуль (CLK, ...) вход CLK / / подключен к C9 контакт Spartan3 XC3S200 рег [0:25 ] подсчета; рег clk2; ВСЕГДА @ (posedge CLK) начать рассчитывать

 

[FvM]

Если вы удалите вторую всегда блоке, [я] дизайн [/i] должны в основном работать как 2 ** 26 часов делителя.

 

[fallingrain_83]

но я должен сделать s.th в моей всегда блокировать, если я удалю, что я должен Чек clk2 тем, если и у меня есть ошибки с этим синтаксисом: lways @ (posedge CLK) начать рассчитывать

 

[FvM]

По крайней мере, вы должны удалить clk2

 

[yanzixuan]

[Цитата], но я должен сделать s.th в моей всегда блокировать, если я удалю, что я должен Чек на clk2, если и у меня есть ошибки с этим синтаксисом: lways @ (posedge CLK) начать рассчитывать