Помогите мне с ПЛИС кодирования (holdtime вопросов)

[wakaka]

Привет, в настоящее время я изучаю помощью FPGA Xilinx ISE 8.2.

XIN = 32МГц
У меня есть дизайн, который имеет XIN часы PIN-кода.Я DCM в моей конструкции, которые разделяют задающего генератора на 2, так что CLKDV = 16 МГц.

Я
назначить XTAL_OUT = XIN;

В УКУ файла я определить ограничения, как:
NET "Xin" TNM_NET = "Xin";
TimeSpec "TS_XIN" = ПЕРИОД "Xin" 31,25 нс HIGH 50%;

Я полагаю, такой инструмент будет генерировать DCM CLKDV ограничения сроков.
После синтеза и реализации Я получаю нарушение провести время.

Код:

Держите Нарушение:-6.910ns (требование - (часы пути косой неопределенность - данные путь))

Источник: up_core_0/u_8052/sfr1/acc1/data_out_4 (FF)

Направление: up_core_0/up_glue_0/UBOOT_ADR_U1_4 (FF)

Требования: 0.000ns

Data Path Задержка: 0.994ns (уровней логики = 1)

Позитивный часов Путь Косых: 7.879ns

Источника синхронизации: XTAL_OUT_OBUF увеличивается на 0.000ns

Направление Часы: up_core_0/up_glue_0/regwr_clk увеличивается на 62.500ns

 

[Guest]

это является посвященная xtal_out часы производства??

 

[wakaka]

Wat U значит вычесть выходные?

Я просто присвоить XTAL_OUT = XIN

 

[nxtech]

Вы получили время нарушения, потому что время вам нужно это превышает возможности маршрутизации.Если вы посмотрите на сроки доклад показывает, что как только вы вычесть время на сроках пути часы, uncertantity ценность, и DataPath, вы не имеете достаточного времени, оставшегося для удовлетворения ваших требований.

Здесь вы действительно должны принять во внимание ваши усилия маршрутизации.Вам придется настроить, чтобы где-то в свой дизайн в соответствии с вашими сроки.

E

 

[echo47]

Я думаю, он спрашивает, почему "требование", является 0.000ns.Кажется, что-то пошло не так в ограничении арифметики, но я не уверен, что его вызвало.Это помогло бы увидеть код ЛПВП.

 

[wakaka]

THe HDL кода длинный, я наклоняю, задайте его здесь.
Из доклада сроках, месте назначения часы regwr_clk.

С HDL кода, regwr_clk имеет MUX для выбора между CLK испытания и Синь.

Код:

Проволока regwr_clk = TEST?
XIN: TEST_CLK;

 

[echo47]

Вместо использования мультиплексора, что выражение для regwr_clk, попробуйте использовать примитивные BUFGMUX (см. Ваше ISE библиотеки Руководства).Это позволит обеспечить мультиплексирование осуществляется с посвященная мультиплексора часы FPGA's / буфера, и часы проходят через низкой косой глобальной сети часами.