S
steadymind
Guest
Привет,
Я пытаюсь моделировать 10-битных 80Ms / с трубопроводом с помощью ADC Verilog В моделях для переключения и усилителя, но когда я извлечь вывод кодов и участок FFT получить лишь около 30 дБ.Вывод коды штраф, как я проверил их помощью пандуса испытания и не имеют недостающие коды.I have tried this for different input frequencies and different sampling frequencies. Каждый раз, когда я получаю значения между 28 и 30dB.
Может ли кто-нибудь объяснить, почему это происходит.
Спасибо
Я пытаюсь моделировать 10-битных 80Ms / с трубопроводом с помощью ADC Verilog В моделях для переключения и усилителя, но когда я извлечь вывод кодов и участок FFT получить лишь около 30 дБ.Вывод коды штраф, как я проверил их помощью пандуса испытания и не имеют недостающие коды.I have tried this for different input frequencies and different sampling frequencies. Каждый раз, когда я получаю значения между 28 и 30dB.
Может ли кто-нибудь объяснить, почему это происходит.
Спасибо