Пайплайн ADC динамичный компараторе защелку сигнала

[iamxo]

Позвольте мне сказать Ша и первый MDAC, в самом начале, я компараторе защелка сигнала практически на конец провести время Ша (скажем, 10ns такт, о 5ns для проведения, но не совпадают часов, фактически),
поэтому моя защелки сигнал к возникновению VDD в 4ns до конца этого провести время (то есть, ширина 1ns для защелки сигнала).

Однако, в симуляции, я считаю, что, когда защелка сигнала выходит высокий, компараторе удар спинкой шум ухудшает мое Ша урегулирования времени,
то есть в моем 5ns провести время, Ша не может поселиться до требуемого значения.

Итак, мой запрос "Могу ли я позволить защелки сигнал приходит раньше? Такой, как в середине прошлого Ша провести время, когда почти Ша поселиться в нужное значение, но не в том, что точной.

(Май вас есть мне) Большое спасибо ..

 

[iamxo]

Или,
скажем, когда защелка сигнала должно идти высокой ходе провести время?

 

[eecs4ever]

Да, вы можете защелки компараторе ранее.Ваш выход через ваши Ша в то время не будет столь точны, однако, поскольку вы, вероятно, используя избыточность можно терпеть некоторые ошибки в ваших Flash ADC.

ИЛИ

Вы можете добавить отдельный путь для ваших Flash ADC.Пример сигнала на SHA и для ваших Flash ADC в то же время в отдельных цепей.И тогда вы можете позволить защелки затем в начале этого периода провести.Это исключает удар спине, поскольку они работают в изолированных цепей.Но время разница будет ввести сообщение об ошибке, но должно быть хорошо, если операционная <~ 200MS / с.

Или, вы можете сделать более низкой энергии реплики Ша.только 2 ШАС парралельно.1 для основного сигнала путь, 1 для динамического компараторе защелки.Теперь удар назад обыкновению затрагивает основные пути сигнала.Для SHA, что движущей силой динамичного защелки может быть намного меньше, и использовать меньше энергии.Добавлено спустя 3 минуты:"Когда защелка сигнала должно идти высокой ходе провести время?

"
Вы должны точно определить, каким образом вы хотите, чтобы Ша вывода урегулировать.И рассчитывать на этот раз основанные на разрешении время Вашего SHA.Вы можете допускать некоторые ошибки, если использовать избыточность (например 1.5b/stage алгоритма).

 

[iamxo]

Большое вам спасибо, парень.
Теперь я просто воспользуйтесь ранние защелки сигналом к моему югу от АЦП, а также ошибки, вызванные ударом спинки шум почти не влияет на мое Ша.

Однако, эти методы являются общими коммерческими трубопровода ADC дизайн?Таких, как ранние защелку сигнала, параллельный путь?