О Verilog кодирования

L

lostin_eda

Guest
Эй, следующее заявление, которое используется в testbench, и я думаю, что это неправильно, не так ли?и скажите мне, почему это неправильно спасибо за вашу помощь

Всегда @ (А или В или С)
начинать
если (а)
начинать
@ (Posedge часов);
E = B;
конец
еще
начинать
# 10;
E = C;
конец
конец

 
Procesor oraz karta graficzna z górnej półki, są w stanie zapewnić płynną rozgrywkę przy maksymalnych detalach. Nie wyleczą jednak frustracji, wywołan ...

Read more...
 
Привет,

Plese описать Ваши требования ...

Kanags

 
kanagavel_docs пишет:

Привет,Plese описать Ваши требования ...Kanags
 
Привет,

Это всегда блока чувствительных к A, B, C входов.Такая жесткая захватить фронту часы.Если рост часы и одну из входных происходят изменения, в то же время только исполнение будет двигаться от этого заявления.Таким образом, добавить часы в список чувствительных и попробовать.

Привет,
Kanags

 
Я запустил этот код в ISE9.2i, но есть ошибки не проверил, за исключением каких-либо изменений по сигналу.

 

Welcome to EDABoard.com

Sponsor

Back
Top