О DFT вопросы

H

horzonbluz

Guest
Я делаю один DFT потока на уровне чипа.Я не знаю, как сдержать PLL контроллер.
Ниже я сдерживать о PLL контроллер
set_dft_signal-hookup_pin (CLOCKGEN / SYS_MUX / Y) \
-pllclocks (CLOCKGEN / i_pll_analog / CLK_OUT) \
-ateclock XREF \
-test_mode_port XTEMD \
-ctrl_bits [0 CLOCKGEN / TEST_MODE 1]
Но предупреждаем: Неизвестная команда'0 '.
Кто может рассказать мне о том, как ограничить PLL контроллер?

 
horzonbluz писал:

Я делаю один DFT потока на уровне чипа.
Я не знаю, как сдержать PLL контроллер.

Ниже я сдерживать о PLL контроллер

set_dft_signal-hookup_pin (CLOCKGEN / SYS_MUX / Y) \

-pllclocks (CLOCKGEN / i_pll_analog / CLK_OUT) \

-ateclock XREF \

-test_mode_port XTEMD \

-ctrl_bits [0 CLOCKGEN / TEST_MODE 1]

Но предупреждаем: Неизвестная команда'0 '.

Кто может рассказать мне о том, как ограничить PLL контроллер?
 
Привет друзья,

ATEclk и refclk оба должны быть определены как тип ScanClock и типа осциллятора.

set_dft_signal просмотр имеющихся \
типа ScanClock-порт ATEclk \
-срок [список 45 55]

dc_shell> set_dft_signal просмотр имеющихся \
типа Осциллятор порта ATEclk

и потом, у предоставить следующие additionla переключателей.

set_dft_signal-hookup_pin (CLOCKGEN / SYS_MUX / Y) \
-pllclocks (CLOCKGEN / i_pll_analog / CLK_OUT) \
-ateclock XREF \
-test_mode_port XTEMD \
-ctrl_bits [0 CLOCKGEN / TEST_MODE 1] \
Осциллятор типа \
просмотр существующих

это может работать.Просьба.дайте нам знать, если он работает или нет.

Привет,
Сунил Budumuru

 
Можете ли вы объяснить это более четко?
Я использую в качестве сигнала TEST_MODE контроль сигнала моей PLL контроллер.
Когда TEST_MODE = 0, выход моей PLL контроллер CLK_OUT.
Когда TEST_MODE = 1, выход моей PLL контроллер TST_CLK.

 
Хорошо,

Если я правильно, ур не работают, по меньшей скорости тестирования.И у просто хотите обойти PLL контроллер для нормальной DFT вставки.Если это положение вещей будет более легким.

Предположения, TST_CLK является корневой порт.

При разработке DFT скрипт сам, добавить MUX на выходе контроллера SCAN и в ходе испытаний, TESTMODE будет 1, и вы можете иметь TST_CLK как yout SCANtest часы.И в режиме ФУНКЦИОНАЛЬНЫЕ TESTMODE будет 0, и вы будет иметь ФУНКЦИОНАЛЬНЫЕ часы, CLK_OUT.

После прочтения вашего дизайна в DFTC добавить этот скрипт.(Пожалуйста, проверьте ур MUX функциональности от ур LIB и, если необходимо изменить сценарий соответственно)
################################
current_design TOP
# # # Съемка Multiplexer из LIB
create_cell mux_for_bypass_pll [get_lib_cells slow/MX2X1]

# # # Ложись ячейку, в которой PLL часы вывода (CLK_OUT) подключен.
get_cell XYZ

# Отсоедините PLL часов чистого производства
disconnect_net CLK_OUT [get_pins XYZ / CK]

# Сделать надлежащую связь
connect_net CLK_OUT [get_pins mux_for_bypass_pll / A]
create_net A
connect_net A [get_pins mux_for_bypass_pll / Y]
connect_net A [get_pins XYZ / CK]
connect_net TST_CLK [get_pins mux_for_bypass_pll / B]
connect_net TEST_MODE [get_nets] [get_pins mux_for_bypass_pll / SEL]
ссылка
############################################

после того, как он это сделал, добавьте это в надлежащем месте ур сценарий.

set_dft_signal видом existing_dft \
-hookup_pin [get_pins mux_for_bypass_pll / Y] \
типа ScanClock \
-порт TST_CLK \
-срок [список 45 55]Надеюсь, что это решит вашу проблему.

Привет,
Сунил Budumuru.
Последний раз редактировалось sunilbudumuru от 17 декабря 2008 10:58;, всего редактировалось 1 раз

 
HI, sunilbudumuru.Мне изменили мою скрипт по вашему совету.
Но предупреждение по-прежнему, как же, как и раньше.

 
Просьба подтвердить, если ур рабочих onSCAN inseriton для @ скорости тестирования.

-SunilBДобавлено спустя 12 минут:Привет друзья,

Чтобы разъяснить ситуацию еще более ясной, с ПОС (прилагается), у вас часы делитель (в вашем случае PLL).Если ваш дизайн выглядит таким же образом, у только что делать, как говорится в решении часть вложений.2-ая штифт из MUX должен соединиться с вашим TST_CLK).

Если какие-либо другие характеристики в части контроля за часы, PLS, дайте нам знать.
Извините, но вам необходимо войти в аккаунт это вложение

 
Да, мой дизайн как описано рис.Я только что использование такого метода контроля из моих часов PLL и мои часы испытаний.

 
Привет друзья,

Thats приятно слышать THT оно помогло.

Привет,
Сунил Budumuru.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top