О CMOS буфера дизайн

M

marlboro_x

Guest
как разработать КМОП буфера, используя просто inverters.Are ли какие-либо правила по размеру MOS-FET?
может кто-нибудь меня в руководстве некоторых материалов по этой теме.
Thx заранее.

 
В зависимости от нагрузки, о / р роста и падения время требования и требования задержку буфера, вы можете спроектировать ваш буфер.

 
искать материал о "логических усилий" .. Это поможет U наверняка ..

 
какой тип буфера?Обратить логике буфера?или вольт буфера
?

Если у вас средства CMOS инвертировать буфера, если нагрузка очень большая, использовать водопроводную буфера -> см. CMOS Analog компоновка схемы & SIM-Бейкера

мы, как правило мин длина логика CMOS, но если ваш буфер драйвера I / O PAD следует рассмотреть ОУР.

 
Я хочу использовать несколько инверторов CMOS для увеличения его водитель способности, чтобы привлечь больше тока.
Любой полезный материал?
Tks много.Reguards.
marlboro_x

 
Вы можете сослаться на цифровые интегральные схемы по Rabaey и логических усилиями Дэвида Харриса.

 
Существует некоторое оптимальное W / L соотношении, за минимальную задержку, которая показывает, сколько следующем этапе инверторов CMOS должен быть больше, чем предыдущая ...
(Как я помню следующем этапе следует E = 2,71 раза больше предыдущего.)

В этой книге вы найдете больше об этом, и оптимальное количество инверторов.

Application Specific Integrated Circuits, страницы 138-141

http://www.edaboard.com/viewtopic.php?t=97200&highlight=asic

 
Я думаю, что вы ссылаетесь выходит под названием "супер буфера.Это не более чем серия interters начиная с минимальным размером более крупных размеров, как вы двигаться справа налево, в направлении вашего груза.Вы не дизайна большая инвертор, потому что будет предлагать слишком много нагрузки на предыдущей логикой.Super буфер просто распределяет нагрузку во многих этапов.Ничего нового, те же старые уравнениями время подать заявку на каждом этапе.

 
правило => 3 / 1 P / N MOS и 1:3 привод для предыдущего этапа к следующему

 
пиксель:

Правда, W / L следующим этапом должно быть 2.72times former.But я нашел книгу U руководствуясь говорят о ASIC, и я не столько указывает на D / l.Is ли какие-либо материальные меньше?

dumbfrog:

Е. UR абсолютно right.I 'читал какую-то бумагу говоря следующий этап Capcitor Нагрузка должна быть около 3times former.But Как я могу увидеть значение нагрузки конденсатор.
Первый процесс следует уделять две 3 / 1 ПРАВИЛА, но как я могу настройки MOS-FET, с тем чтобы улучшить производительность?THANK U ALL!

 
Да, это правда.Смотрите последние две страницы этой главе.
Извините, но Вы должны Войти для просмотра этой привязанности

 
Thx очень much.It действительно помогает. Я рассмотрю его более ...

 
В зависимости от роста / падения и нагрузку диска спецификаций Инв для буфера необходимо размера.
Также Super буферы требуют калибровки.
Вы можете пройти в любой хорошей VLSI связанной книге Нила Вест или Pucknell или Раби или Кан
все они хорошие и описывается концепция размера

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top