U
urslen
Guest
это часть моего кода. я имею получаешь сообщение об ошибке, когда я пытаюсь синтезировать. PLS предложить Ват я могу сделать. может у предоставить необходимые библиотеки или код, чтобы сделать эту информацию, указанную ниже ModelSim VHDL код 5.4se БИБЛИОТЕКА IEEE; ИСПОЛЬЗОВАНИЕ ieee.std_logic_1164.all, использование ieee.std_logic_arith.all, использование ieee.std_logic_unsigned.all; ENTITY Q является порт ( , B, C, D, E, F, G: в целое число, т: из целого); END Q; - HDS interface_end АРХИТЕКТУРА добротность Q, R НАЧАТЬ