Ошибка, не применяются для разрыва

[urslen]

это часть моего кода. я имею получаешь сообщение об ошибке, когда я пытаюсь синтезировать. PLS предложить Ват я могу сделать. может у предоставить необходимые библиотеки или код, чтобы сделать эту информацию, указанную ниже ModelSim VHDL код 5.4se БИБЛИОТЕКА IEEE; ИСПОЛЬЗОВАНИЕ ieee.std_logic_1164.all, использование ieee.std_logic_arith.all, использование ieee.std_logic_unsigned.all; ENTITY Q является порт ( , B, C, D, E, F, G: в целое число, т: из целого); END Q; - HDS interface_end АРХИТЕКТУРА добротность Q, R НАЧАТЬ

 

[echo47]

Отдел болезненным, что нужно сделать в FPGA. Большинство синтезаторов даже не пытаются ее реализации. Обычно лучше перестроить свой алгоритм таким образом разделение не является необходимым.

 

[shmoib]

попытаться петлю на вычитании второго от первого и вычислить результат из числа петель.

 

[tkbits]

Цикл, содержащий изменения состояния не то, что я ожидал бы, что синтезируемый. Традиционный дизайн делитель целое состоит из счетчика и вычитания и сдвига контура. Вопрос - вы можете себе позволить тактов? Например, 16 бит фактор потребует 16 тактов с традиционным дизайном.