Ошибка в коде Verilog

[GCK]

Я использую ModelSim 5.7 для компиляции кода Verilog.

он выдает ошибку при
'определить OP ==

говорят, что в подпункте "D" не ожидается.

 

[echo47]

Используйте обратный характер апостроф (шестнадцатиричное значение 60) вместо регулярных апостроф (шестнадцатиричное значение 27).

`определить OP ==

 

[GCK]

спасибо,

эта ошибка получила удалены с этого момента, но когда я пишу, как Somthing

Результат = OP `B;

Давать свои ошибки, как у ';': IDENT ожидал

 

[echo47]

Оба этих работ для меня в ModelSim 6.3A.У меня нет больше 5,7.

Код:

`определить OP ==Модуль сверху (A, B, результат);

ввод, б;

выходной результат;присвоить результат = OP `B;

ENDMODULE

 

[GCK]

У PLS будет отправить мне исправить на ур версию, если это возможно.

Спасибо