Нужна некоторые намеки о получении пиксельных данных из памяти на базе ПЛИС

W

win3y

Guest
Привет всем!
Я не знаю, как в коде модуля, имеют функцию, чтобы получить данные пикселей, таких как текущие пиксельные и ссылки пикселя из memomy для расчета оценки движения.Pls дать мне несколько советов по ее осуществлению.Например, результат работы над модулем пиксельных данных, что синхронизация по часам pusle ввода.
Большое спасибо.

 
Выберите FPGA вы планируете использовать затем посмотреть на руководство для пользователей информацию о том, как осуществлять на борту памяти.

E

 
Вы можете вещания текущий пиксель или ссылки пиксель.
Detials можно найти в документе
К. Янг, MT ВС, Л. Ву, "семьи образцов СБИС для Motion Compensation блочно-алгоритм сопоставления," IEEE Transactions на цепи и системы, с.1317-1325, Oct 1989 году.

Лян-команда Джи Чен является ведущим переменного размера блока ME исследований сейчас.Резюме многие виды архитектуры ME в своей работе: "Анализ и архитектура дизайн блоков переменного размера для оценки движения H.264/AVCДобавлено через 4 минуты:Я осуществления некоторых arhitectures для FPGA, контроль потока данных является крупным Challange, особенно для больших vidoe размера.

 
nxtech пишет:

Выберите FPGA вы планируете использовать затем посмотреть на руководство для пользователей информацию о том, как осуществлять на борту памяти.E
 
HI WIN3Y
первых, как вы храните вы данные в памяти?. блоком памяти на FPGA или вы используете внешний RAM? и тогда вы будете расчетная производительность модуля?
Почему бы вам не сказать clearlt о wrorking вашей программы, может быть, я могу вам помочь.
удачи!

 
Может быть, вам нужно построить адрес генератора для перекачки как у данных текущего пикселей и ссылка на форму пикс отводящий воспоминания.Почтовый адрес состоит в адрес база и офсетной эл.Почтовый адрес база определяет положение Мб в ПОС и смещение адрес сканирования у данных в МБ.Различные addrs ведения содержится в массиве PE.
Я думаю, бумага ВС MT обсуждалась адрес генератора ясно.

 
к darui:

Что резолюция живешь и что FPGA устройств, которые вы использовали для этой резолюции?

 
darui пишет:

Может быть, вам нужно построить адрес генератора для перекачки как у данных текущего пикселей и ссылка на форму пикс отводящий воспоминания.
Почтовый адрес состоит в адрес база и офсетной эл.
Почтовый адрес база определяет положение Мб в ПОС и смещение адрес сканирования у данных в МБ.
Различные addrs ведения содержится в массиве PE.

Я думаю, бумага ВС MT обсуждалась адрес генератора ясно.
 
Я использовал примитивный, поскольку он может установить значения для DCT Quant помощью краю двухканальной памяти порта.U можно также использовать CoreGenerator а создаются несколько файлов.
Течет является модулем Dual Port RAM я использовал для vidoe acqusition данных.Я использовал 8 BRAM такого рода переформатировать BT656 с БМ основе.

Модуль sv_zsram00 (ООА, дата рождения, ADDRA, ADDRB, CLKA, CLKB, DIA, DIB, ЭНА, ENB, WEA, WEB);

Результат [1] DOA / / 32-битных портов вывода данных
Мощность [15] Дата рождения / / 32-битный В порту вывода данных
/ /. ДОФА (ДОФА), / / 4-битных портов паритет выходных данных
/ /. DOPB (DOPB), / / 4-битный В порту паритет выходных данных
вход [12] ADDRA / / 15-битный адрес порта входного
вход [9] ADDRB / / 15-битный адрес порта B входной
/ /. CASCADEINA (CASCADEINA), / / 1-битный входной каскад
/ /. CASCADEINB (CASCADEINB), / / 1-битный входной каскад B
ввод CLKA / / 1-битный порт ввода часы
ввод CLKB / / 1-битный В порту входного тактового сигнала
вход [1] DIA / / 32-битных портов ввода данных
вход [15] DIB / / 32-битный В порту ввода данных
/ /. ДИПА (ДИПА), / / 4-битных портов ввода данных паритет
/ /. DIPB (DIPB), / / 4 B-битных портов ввода данных паритет
ввод ЕСА / / 1-битный порт обеспечивает ввод
ввод ENB / / 1-разрядных порта B позволить ввод
/ /. REGCEA (REGCEA), / / 1-битных портов позволят зарегистрировать ввод
/ /. REGCEB (REGCEB), / / 1-битный В порту позволят зарегистрировать ввод
/ /. Теневое СРА (ССР), / / 1-битный набор портов / сброс входного
/ /. SSRB (SSRB), / / 1-битный В порту установить / сбросить ввод
ввод WEA / / 4-битных портов написать позволить ввод
ввод WEB / / 4-разрядных порта B написать позволить ввод

RAMB16_S2_S18 # (
/ /. DOA_REG (1), / / Дополнительный выход на регистры порта (0 или 1)
/ /. DOB_REG (1), / / Дополнительный выходной регистры порта B (0 или 1)
. INIT_A (36'h000000000), / / начальное значение выходной порт
. INIT_B (36'h000000000), / / начальное значение выходного порта B
/ /. INVERT_CLK_DOA_REG ( "FALSE"), / / Инвертировать часы на регистры выходного порта ( "Правда" или "FALSE")
/ /. INVERT_CLK_DOB_REG ( "FALSE"), / / Инвертировать часы на регистры выходного порта ( "Правда" или "FALSE")
/ /. RAM_EXTENSION_A ( "None"), / / "верхний", "низкий" или "НЕТ", когда каскадное
/ /. RAM_EXTENSION_B ( "None"), / / "верхний", "низкий" или "НЕТ", когда каскадное
/ /. READ_WIDTH_A (9), / / Допустимые значения: 1, 2, 4, 9, 18 или 36
/ /. READ_WIDTH_B (1

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Круто" border="0" />

, / / Допустимые значения: 1, 2, 4, 9, 18 или 36
/ /. SIM_COLLISION_CHECK ( "все"), / / Столкновение проверить позволить "ВСЕ", "WARNING_ONLY",
/ / "GENERATE_X_ONLY" или "НЕТ"
. SRVAL_A (36'h000000000), / / Установка / Сброс значения выходного порта
. SRVAL_B (36'h000000000), / / Установка / Сброс значения для вывода порта B
. WRITE_MODE_A ( "READ_FIRST"), / / "WRITE_FIRST", "READ_FIRST", или "NO_CHANGE"
. WRITE_MODE_B ( "READ_FIRST"), / / "WRITE_FIRST", "READ_FIRST", или "NO_CHANGE"
/ /. WRITE_WIDTH_A (9), / / Допустимые значения: 1, 2, 4, 9, 18 или 36
/ /. WRITE_WIDTH_B (1

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Круто" border="0" />

, / / Допустимые значения: 1, 2, 4, 9, 18 или 36

/ / Следующие INIT_xx заявления указать исходное содержимое оперативной памяти
. INIT_00 (256'h8ffa49fae1e52c4b8f8f8f8f4be52c4b8f8f8f462be14b4b8f8f4949f1fae8fa),
. INIT_01 (256'h8f8f49fb493bfbe58f8ffbfb493bfb13fa8f8f492c2c2c13fa498f462c2c2c13),
. INIT_02 (256'h96a5bdc9c4b18f798995a4afb29f8672717b8795938373616069737e7d726559),
. INIT_03 (256'h4b61819b9c886b58607591acab9577617d9075c0bda5826b90a2bacfc9af8d77),
. INIT_04 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_05 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_06 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_07 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_08 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_09 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_0A (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_0B (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_0C (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_0D (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_0E (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_0F (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_10 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_11 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_12 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_13 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_14 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_15 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_16 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_17 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_18 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_19 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_1A (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_1B (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_1C (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_1D (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_1E (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_1F (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_20 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_21 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_22 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_23 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_24 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_25 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_26 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_27 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_28 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_29 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_2A (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_2B (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_2C (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_2D (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_2E (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_2F (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_30 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_31 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_32 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_33 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_34 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_35 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_36 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_37 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_38 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_39 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_3A (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_3B (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_3C (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_3D (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_3E (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INIT_3F (256'h05a805a805a805a805a805a805a805a800000000000000000000000000000000),

/ / Следующий набор INITP_xx предназначены для четности
. INITP_00 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INITP_01 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INITP_02 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INITP_03 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INITP_04 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INITP_05 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INITP_06 (256'h0000000000000000000000000000000000000000000000000000000000000000),
. INITP_07 (256'h0000000000000000000000000000000000000000000000000000000000000000)
) RAMB16_inst (
/ /. CASCADEOUTA (CASCADEOUTA), / / 1-разрядный выходной каскад
/ /. CASCADEOUTB (CASCADEOUTB), / / 1-разрядный выходной каскад
. DOA (ООА), / / 32-битных портов вывода данных
. Дата рождения (DOB), / / 32-битный В порту вывода данных
/ /. ДОФА (ДОФА), / / 4-битных портов паритет выходных данных
/ /. DOPB (DOPB), / / 4-битный В порту паритет выходных данных
. ADDRA (ADDRA), / / 15-битный адрес порта входного
. ADDRB (ADDRB), / / 15-битный адрес порта B входной
/ /. CASCADEINA (CASCADEINA), / / 1-битный входной каскад
/ /. CASCADEINB (CASCADEINB), / / 1-битный входной каскад B
. CLKA (CLKA), / / 1-битный порт ввода часы
. CLKB (CLKB), / / 1-битный В порту входного тактового сигнала
. DIA (РУМО), / / 32-битных портов ввода данных
. DIB (DIB), / / 32-битный В порту ввода данных
/ /. ДИПА (ДИПА), / / 4-битных портов ввода данных паритет
/ /. DIPB (DIPB), / / 4 B-битных портов ввода данных паритет
. ЕСА (ENA), / / 1-битный порт обеспечивает ввод
. ENB (ENB), / / 1-разрядных порта B позволить ввод
/ /. REGCEA (1'b0), / / 1-битных портов позволят зарегистрировать ввод
/ /. REGCEB (1'b0), / / 1-битный В порту позволят зарегистрировать ввод
. Теневое СРА (1'b0), / / 1-битный набор портов / сброс входного
. SSRB (1'b0), / / 1-битный В порту установить / сбросить ввод
. WEA (WEA), / / 4-битных портов написать позволить ввод
. Web (Web) / / 4-битный В порту написать позволить ввод
);

ENDMODULEДобавлено через 3 минуты:Ниже приведен простой testbench

`сроки 1ns / 1PS

////////////////////////////////////////////////// //////////////////////////////
/ / Компания:
/ / Инженер:
/ /
/ / Дата создания: 20:57:46 11/22/2005
/ / Дизайн Имя: sv_sram_dct_primitive
/ / Имя модуля: sim_sram.v
/ / Название проекта: SV_TEST1
/ / Целевом устройстве:
/ / Tool версии:
/ / Описание:
/ /
/ / Verilog испытания светильников создан ISE для модуля: sv_sram_dct_primitive
/ /
/ / Зависимости:
/ /
/ / Редакция:
/ / Revision 0.01 - File Created
/ / Дополнительные комментарии:
/ /
////////////////////////////////////////////////// //////////////////////////////

Модуль sim_sram_v;

/ / Входы
REG [12:0] ADDRA;
REG [9:0] ADDRB;
р CLKA;
р CLKB;
REG [1:0] DIA;
REG [9:0] DIB;
р ЕСА;
р ENB;
р WEA;
р-WEB;

/ / Мероприятия
проволока [1:0] DOA;
проволоки [15:0] г.р.;
проволока [3:0] off_portb;
назначить off_portb = 4'b1111;

/ / Экземпляр испытываемое устройство (UUT)
/ / sv_sram_dct_primitive Uut (
sv_zsram00 Uut (
. DOA (ООА),
. Дата рождения (DOB),
. ADDRA (ADDRA),
. ADDRB (ADDRB [9:0 ]),//{ off_portb [3:0], ADDRB [5:0])),
. CLKA (CLKA),
. CLKB (CLKB),
. Dia (АСВ),
. DIB (DIB),
. ЕСА (ENA),
. ENB (ENB),
. WEA (WEA),
. Web (Web)
);

проволоки [47:0] p_out;
проволоки [15:0] data_doa;
/ / Присвоить data_doa = (DOA [7:7], DOA [7:7], DOA [7:7], DOA [7:7], DOA [7:7], DOA [7:7], DOA [ 7:7], DOA [7:7], DOA [7:0]);
р RST;
/ * DspSet_dct uut_dct (
. CLK (CLKA),
. ао (ADDRA [2:0]),
. RST (РСТ)
. data_doa (data_doa),
. p_out (p_out)
) *;

REG [7:0] I;

первоначальный начать
/ / Инициализация входов
ADDRA = 0;
ADDRB = 0;
CLKA = 1;
CLKB = 1;
DIA = 0;
DIB = 0;
ЕСА = 1;
ENB = 1;
WEA = 0;
WEB = 1;
RST = 0;
# 103 RST = 1;

/ / Wait 100 нс для глобальной сброс закончить
# 100;
ЕСА = 1;
ENB = 1;
для (i = 0; i <64; I = I 1)
начинать
# 20
ADDRA = I;
ADDRB = I;
конец
# 100;
$ остановиться;

/ / Добавить стимул здесь

конец

всегда # 10 CLKA = ~ CLKA;
всегда # 10 CLKB = ~ CLKB;

ENDMODULE

 
WOW это действительно замечательно!Я делаю это сейчас, благодарю вас так много!
Если у меня есть некоторые вопросы, PLS помочь мне снова

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Очень веселый" border="0" />Have Nice Day!

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top