Можно ли использовать импульс, как в следующем VHDL?

[EDA_hg81]

Могу ли я использовать импульс, как следующие:

CLK является глобальный сигнал синхронизации

Код:

Процесс (CLK)<= B и C;Конец;Процесс (A)Если (Событие А = 1)Больше кода здесьКонец;

 

[manish12]

Процесс (CLK)

<= B и C;

Конец;

B и С также нуждаются в чувствительности списокПроцесс (A)

Если (Событие А = 1)

Больше кода здесь

Конец;

ОК это не проблема

 

[avimit]

Цитата:Процесс (CLK)<= B и C;Конец;

 

[EDA_hg81]

Должен ли я соединить с буфером внутри Xilinx FPGA?

Спасибо.Добавлено через 4 минуты:На мой взгляд, я хочу использовать импульсную для показа части кода.

Пульс не является свободно работать часами.

То, что я беспокоятся о Fan-Out способность импульсов внутри Xilinx FPGA.

Спасибо.

 

[mmarco76]

Если ваш сигнал больше, чем один такт, это действительно лучшее, что вы обнаруживаете это ростом края синхронно (да, вы будете иметь 2 CLK задержки, но обычно это не проблема) и использовать эту Generated sygnal как позволят в синхронном дизайн.

Сделали это, вы будете иметь, что ваш код будет полностью синхронные и что очень много лучшее решение.
Вы также не веером проблема.

 

[EDA_hg81]

Моя идея заключается хотят захватить переходные времена Пульс А.

и пульс может быть только один такт ширину.

Как насчет кодов в следующей редакции:

Код:

<= B и C;Процесс (risingedge (A))Подробнее здесь кодЗавершить процесс.

 

[Guest]

and rising_edge(A)
are exact synonyms, anything said regarding the first also appies to the latter.

Событие А = 1
и rising_edge (А)
являются точными синонимами, все, что говорилось в отношении первого и appies к последнему.

Это правило, не запрещенные к использованию любого сигнала, а также с до логического pcrocessing, как край чувствительные часы.

a problem of fan-out.

И это особенно не
проблема Fan-Out.

.

Но асинхронный характер дизайна может означать некоторые проблемы, в зависимости ONF характер более код здесь.Обычным способом, чтобы избежать их с самого начала является использование синхронных обнаружения края вместо синхронизации процесса связана с часами.За короткий сигнал прямой синхронизации может быть единственным вариантом.Но потом, все входные и выходные сигналы к процессу следует относиться с осторожностью, причины нарушения и провести настройку времени может привести к неожиданному поведению логическим.

 

[EDA_hg81]

Благодарю всех вас за ваши предложения