T
tariqbashir786
Guest
Вопрос: "Есть ли какие-либо бумаги, книги и т.д., которые описываются компромиссы между области, мощность и производительность при выборе различных стилей для отображения логики логики?
Например данной логики может быть отображена на смесь CMOS ворот, которые могут включать и, NAND, NOR, ИЛИ, инвертор, XOR XNOR т.д. Что будет компромиссом, если я силой логики на карте просто NAND и инверторов и как оценить точно.
Во-вторых, это возможно, чтобы отображение ворот уровне, как и при изменении базовой структуры транзистора.Позвольте мне привести вам пример, чтобы показать разницу.
Что у нас есть простая логика у ворот уровня, как показано ниже
nand2 (NET1, NET2, нетто3)
and2 (нетто3, NET4, net5)
INV (net5, net6)
nor2 (net6, net7, NET8)
Теперь я могу осуществлять эту логику на уровне transisor положить эквивалентные структуры транзистора для nand2, and2, оп и nor2
следующим образом (HSPICE синтаксис)
. subckt Инв Ушло
* Узлы из
M0 в VDD VDD PMOS L = 250E-9 W = 750e-9
m1 в 0 0 NMOS L = 250E-9 W = 375e-9
. концов Инв. subckt nand2 N1 N2 DOUT
M0 DOUT N1 VDD VDD PMOS L = 250E-9 W = 500E-9
m1 DOUT N2 VDD VDD PMOS L = 250E-9 W = 500E-9
m2 DOUT N2 n_i 0 NMOS L = 250E-9 W = 500E-9
м3 n_i N1 0 0 NMOS L = 250E-9 W = 500E-9
. концов nand2
. subckt nor2 N1 N2 DOUT
M0 int_1 N1 VDD VDD PMOS L = 250E-9 W = 1500e-9
m1 DOUT N2 int_1 VDD PMOS L = 250E-9 W = 1500e-9
m2 DOUT N2 0 0 NMOS L = 250E-9 W = 375e-9
м3 DOUT N1 0 0 NMOS L = 250E-9 W = 375e-9
. концов nor2
. subckt and2 N1 N2 DOUT
X1 N1 N2 из nand2
X2 из DOUT Инв
. концов and2Теперь здесь является вопрос, как же я оцениваю компромиссы, если я заставлю транзисторная структура будет лишь nand2 structure.This транзистора означает, что я должна превратить все ворота на 2-входных ворот NAND на транзисторах уровне с помощью закона или demorgans пузыря толкания.Здесь 2-Input NAND только отображение выше ворот.subckt nand2 N1 N2 DOUT
M0 DOUT N1 VDD VDD PMOS L = 250E-9 W = 500E-9
m1 DOUT N2 VDD VDD PMOS L = 250E-9 W = 500E-9
m2 DOUT N2 n_i 0 NMOS L = 250E-9 W = 500E-9
м3 n_i N1 0 0 NMOS L = 250E-9 W = 500E-9
. концов nand2. subckt в оп Out / / теперь использует nand2
X786 в Обналичить nand2
. концов Инвsubckt and2 N1 N2 DOUT / / теперь использует nand2
X1 N1 N2 из nand2
X2 из DOUT Инв
. концов and2
subckt nor2 N1 N2 DOUT / / теперь использует nand2
X789 N1 n1_inv Инв
X790 N2 n2_inv Инв
X791 n1_inv n2_inv DOUT and2
. концов nor2Надеюсь, что я сделал этот вопрос ясен.Если нет, пожалуйста, дайте мне знать.
Я также хочу спросить вас о перегородки эффекта.Допустим, у вас есть 4 - ввод и ворот.Что бы быть преимуществом, если я Break It Up 3 2 входами и ворот, которые я могу разбить его на 3 2-Input NAND ворот.Есть показатель, чтобы количественно компромиссы.
Ваши предложения, указатели и мысли будут признаны.
Например данной логики может быть отображена на смесь CMOS ворот, которые могут включать и, NAND, NOR, ИЛИ, инвертор, XOR XNOR т.д. Что будет компромиссом, если я силой логики на карте просто NAND и инверторов и как оценить точно.
Во-вторых, это возможно, чтобы отображение ворот уровне, как и при изменении базовой структуры транзистора.Позвольте мне привести вам пример, чтобы показать разницу.
Что у нас есть простая логика у ворот уровня, как показано ниже
nand2 (NET1, NET2, нетто3)
and2 (нетто3, NET4, net5)
INV (net5, net6)
nor2 (net6, net7, NET8)
Теперь я могу осуществлять эту логику на уровне transisor положить эквивалентные структуры транзистора для nand2, and2, оп и nor2
следующим образом (HSPICE синтаксис)
. subckt Инв Ушло
* Узлы из
M0 в VDD VDD PMOS L = 250E-9 W = 750e-9
m1 в 0 0 NMOS L = 250E-9 W = 375e-9
. концов Инв. subckt nand2 N1 N2 DOUT
M0 DOUT N1 VDD VDD PMOS L = 250E-9 W = 500E-9
m1 DOUT N2 VDD VDD PMOS L = 250E-9 W = 500E-9
m2 DOUT N2 n_i 0 NMOS L = 250E-9 W = 500E-9
м3 n_i N1 0 0 NMOS L = 250E-9 W = 500E-9
. концов nand2
. subckt nor2 N1 N2 DOUT
M0 int_1 N1 VDD VDD PMOS L = 250E-9 W = 1500e-9
m1 DOUT N2 int_1 VDD PMOS L = 250E-9 W = 1500e-9
m2 DOUT N2 0 0 NMOS L = 250E-9 W = 375e-9
м3 DOUT N1 0 0 NMOS L = 250E-9 W = 375e-9
. концов nor2
. subckt and2 N1 N2 DOUT
X1 N1 N2 из nand2
X2 из DOUT Инв
. концов and2Теперь здесь является вопрос, как же я оцениваю компромиссы, если я заставлю транзисторная структура будет лишь nand2 structure.This транзистора означает, что я должна превратить все ворота на 2-входных ворот NAND на транзисторах уровне с помощью закона или demorgans пузыря толкания.Здесь 2-Input NAND только отображение выше ворот.subckt nand2 N1 N2 DOUT
M0 DOUT N1 VDD VDD PMOS L = 250E-9 W = 500E-9
m1 DOUT N2 VDD VDD PMOS L = 250E-9 W = 500E-9
m2 DOUT N2 n_i 0 NMOS L = 250E-9 W = 500E-9
м3 n_i N1 0 0 NMOS L = 250E-9 W = 500E-9
. концов nand2. subckt в оп Out / / теперь использует nand2
X786 в Обналичить nand2
. концов Инвsubckt and2 N1 N2 DOUT / / теперь использует nand2
X1 N1 N2 из nand2
X2 из DOUT Инв
. концов and2
subckt nor2 N1 N2 DOUT / / теперь использует nand2
X789 N1 n1_inv Инв
X790 N2 n2_inv Инв
X791 n1_inv n2_inv DOUT and2
. концов nor2Надеюсь, что я сделал этот вопрос ясен.Если нет, пожалуйста, дайте мне знать.
Я также хочу спросить вас о перегородки эффекта.Допустим, у вас есть 4 - ввод и ворот.Что бы быть преимуществом, если я Break It Up 3 2 входами и ворот, которые я могу разбить его на 3 2-Input NAND ворот.Есть показатель, чтобы количественно компромиссы.
Ваши предложения, указатели и мысли будут признаны.