Как я могу импортировать пакет VHDL в среде SystemVerilog

[xrisas1]

Привет, ребята, мне нужно, чтобы импортировать пакет VHDL в SystemVerilog Envirnment. Кто-нибудь знает, как это можно сделать? Импорт пакетов :: * и `включают" package.vhd "и экземпляр пакета как единицы в файл С.В. НЕ РАБОТАЮТ Спасибо

 

[ljxpjpjljx]

Руководство должно привести решение!

 

[xrisas1]

Какое руководство?? Спасибо

 

[aji_vlsi]

В зависимости от используемого средства. Если вы используете Questa, да, использовать: [код] Vcom-mixedsvvh [/ код], а затем типы данных, константы, объявленные в VHDL видны в SV. Есть некоторые ограничения, а также, прочитать руководство пользователя. Другие инструменты могут не поддерживать это, Вашингтон будет переписать их в SV (потенциально может использовать скрипт). HTH Ajeetha, CVC www.cvcblr.com