Как пользоваться несколькими часами в VHDL основан канал передачи данных?

[nashafi]

Привет,

Я проектирование прореживание фильтр для данных как стандартную Ардис или Mobitex.
так как есть много увеличении частоты и уменьшение разрешения происходит поэтому мне нужно несколько часов все в моей трубопровода.
Как я могу писать различные часы для моей испытательном стенде.Я смущен о том, как можно ассоциировать с различными частотами различных компонентов в моей Топ файловСпасибо,

-Науман

 

[wolfheart_2001]

Xilinx FPGA's предлагает несколькими часами у входа можно использовать их все одновременно,

Xilinx FPGA также содержит DLL, которые могут быть использованы для разделения часов или multibly ее размер или даже создать этапе перехода от входной часы.

Отъезд spartan2 Xilinx FPGA, они действительно хорошие.

 

[Guest]

В testbench частота не является проблемой.
В одном из данного трубопровода тактовая частота должна быть одной.
Когда 2 трубопроводы с различными частотами, соединенных
2 ситуации происходят.
Когда частота равна умноженной вторая частота,
или частотах имеют небольшое общее Дивидендная
тогда
Оба трубопровода должны быть одной частоты, который является самым высоким из них,
или может быть разделена на них обоих.
При частотах имеют большую общую Дивидендная,
тогда
Буфер FIFO вводится которая состоит из 2,3 или выше защелки этапов.
Например f1 = 2 МГц, F2 = 3 МГц затем
Общепринятая частоте 6 МГц, и это их Дивидендная.