Как перенести Netlist ворот уровня проверки FPGA?

H

harryzhu

Guest
Я закончила синтезировать и получить Netlist, но я-то Изменения, поэтому я пытаюсь запустить формальность сделать официальную проверку, после чего мне нужно сделать, FPGA проверку Netlist уровня ворот, но как я должен передать его?

Я прочитал Netlist непосредственно Qu (AT) RTU, закончил всего потока и записать на ПЛИС.Это шаг, как кажется, в том числе нет времени информации, поэтому больше нет смысла.

Я не знаю, если есть некоторые инструменты, чтобы сделать это, например, FPGA компилятор и другие.Если у вас есть такой опыт, как бы вы мне помочь или дать совет?Спасибо за вашу помощь

В добрый день!

С уважением,

Harryzhu

 
Netlist могут быть перенесены на ПЛИС, используя интерфейс JTAG или сжигание EPROM, через которые получают запрограммированной ПЛИС.Для этого,

bitgen файл должен быть преобразован в формат PROM (MCS, EXORMAX, TEKHEX).мы можем использовать PROMgen Исэ.таким образом, создать PROM файл и загрузить в EPROM.(с ПЛИС, что будет запрограммировано)Добавлено через 1 минуту:Netlist могут быть перенесены на ПЛИС, используя интерфейс JTAG или сжигание EPROM, через которые получают запрограммированной ПЛИС.Для этого,

bitgen файл должен быть преобразован в формат PROM (MCS, EXORMAX, TEKHEX).мы можем использовать PROMgen Исэ.таким образом, создать PROM файл и загрузить в EPROM.(с ПЛИС, что будет запрограммировано)

 
Вы, наверное, хотят, чтобы проверить новый Netlist против первоначального ЛПВП в нечто вроде Synopsys формальность.Вам не нужно времени, потому что вы функцией проверки, а не реализации.

 
Но у меня не делать больше работы по проверке, я просто добавить некоторые тестовые точки функции моделирования, поэтому я не уверен, что есть ошибки.

 
Применить же векторы испытания на новом Netlist.Это должно дать вам представление о функциональности.

 
Ну, может, я должен рассказать вам мою реальную идею.У нас есть один чип с ошибками, поэтому мы должны отладить ее.Но поскольку мы уже сделали бедными testbench и проверку, после того как мы изменили Netlist ворот уровне, мы сталкиваемся с официальной проверкой формальностью, и в то же время мы читаем в Netlist Qu (AT) rtus запустить FPGA проверки.Наш босс упрямый человек, и он думает, что мы не можем обеспечить права функция RTL поскольку отсутствует testbench и попросить, чтобы мы читали сроки Информация's ASIC на FPGA, чтобы проверить сроки, но, как я знаю, FPGA проверка может только проверить функцию, но Не время и сроки FPGA является совершенно различные с ASIC, хотя мы читаем в сроках Информация ASIC, существует не буду больше помогать сроков проверки.
Теперь я ищу одного инструмента, чтобы сделать передачу, пока не найду DC FPGA, я не использовал инструмент, и я не уверен, что он может это сделать., Которые использовали их и дайте мне еще помощь?

В добрый день и спасибо за вашу помощь!

С уважением,

Harryzhu

 

Welcome to EDABoard.com

Sponsor

Back
Top