Как обращаться с часами дрожания в области дизайна

[smilewithshiv]

Если входного тактового сигнала системы jittered на 5%, как справиться с этой ситуацией в FPGA дизайн, не более сдерживающим часы. Как обращаться же в ASIC дизайн.

 

[jacobiLL]

Я думаю, set_clock_uncertainty должно быть полезным

 

[eshwartt]

Привет Шив, как Иаков прокомментировал он устанавливается с помощью set_clock_uncertainty. На pre_layout этапе Это суммирование неопределенности в здании часы дерево на размещение + часы Jitter. На post_layout, Это только часы джиттера, который остается в общем смысле. С уважением, Eshwar.

 

[smilewithshiv]

Благодаря Иакова и Eshwar. Погрешность установки ограничение должно быть достаточно, но я не попадались использовании этого ограничения в проектировании FPGA. Во всяком случае, Xilinx FPGA позволяют определить INPUT_JITTER и SYSTEM_JITTER параметров ПЕРИОД ограничения. Часы могут быть ограничены для обработки джиттера входного и FPGA компонентов (DCM, PLL ... и т.д.) добавить джиттера.