Как ехать двоичного сложения в VHDL с векторами

[s3034585]

Привет ребята

Можно ли PLS рассказать мне, как делать бинарные векторы с того ...
Я пытался сделать, но это дает мне ошибку "тип ошибки решении инфиксных выражения" "как тип std_logic_vector".

Библиотеки IEEE;
Использование IEEE.std_logic_1164.all;

Добавить это лицо
Порт (
Ответ: В std_logic_vector (3 DOWNTO 0);
сумма: из std_logic_vector (3 DOWNTO 0)
);
Добавить конца;

Архитектура Behav из добавить,
Сигнал TMP: std_logic_vector (3 DOWNTO 0);
начинатьTMP <= (0) A (1) (2) (3), когда EN = '1 'Else "0000";
Сумма <= TMP;

Behav конца;

 

[Guest]

Привет!
Просто добавьте:
1.Ieee.std_logic_unsigned.all использования;
2.RU: в std_logic;
3.Вы должны продлить (0), (1) и т.д., чтобы 4bit на "000" &

Have A Nice Day!Код:

Библиотеки IEEE;

Использование IEEE.std_logic_1164.all;

Ieee.std_logic_unsigned.all использования;Добавить это лицо

Порт (

Ответ: В std_logic_vector (3 DOWNTO 0);

RU: в std_logic;

сумма: из std_logic_vector (3 DOWNTO 0)

);

Добавить конца;Архитектура Behav из добавить,

Сигнал TMP: std_logic_vector (3 DOWNTO 0);

начинатьTMP <= (( "000" & (0)) ( "000" & (1)) ( "000" & (2)) ( "000" & (3))) когда EN = '1 ' другой "0000";

Сумма <= TMP;Behav конца;

 

[s3034585]

Дунец пишет:

Привет!

Просто добавьте:

1.
Ieee.std_logic_unsigned.all использования;

2.
RU: в std_logic;

3.
Вы должны продлить (0), (1) и т.д., чтобы 4bit на "000" &Have A Nice Day!
Код:

Библиотеки IEEE;

Использование IEEE.std_logic_1164.all;

Ieee.std_logic_unsigned.all использования;Добавить это лицо

Порт (

Ответ: В std_logic_vector (3 DOWNTO 0);

RU: в std_logic;

сумма: из std_logic_vector (3 DOWNTO 0)

);

Добавить конца;Архитектура Behav из добавить,

Сигнал TMP: std_logic_vector (3 DOWNTO 0);

начинатьTMP <= (( "000" & (0)) ( "000" & (1)) ( "000" & (2)) ( "000" & (3))) когда EN = '1 ' другой "0000";

Сумма <= TMP;Behav конца;

 

[msumanreddy]

s3034585 пишет:

Привет ребятаМожно ли PLS рассказать мне, как делать бинарные векторы с того ...

Я пытался сделать, но это дает мне ошибку "тип ошибки решении инфиксных выражения" "как тип std_logic_vector".Библиотеки IEEE;

Использование IEEE.std_logic_1164.all;Добавить это лицо

Порт (

Ответ: В std_logic_vector (3 DOWNTO 0);

сумма: из std_logic_vector (3 DOWNTO 0)

);

Добавить конца;Архитектура Behav из добавить,

Сигнал TMP: std_logic_vector (3 DOWNTO 0);

начинатьTMP <= (0) A (1) (2) (3), когда EN = '1 'Else "0000";

Сумма <= TMP;Behav конца;

 

[darylz]

Я предпочитаю числовые Lib вместо Арт Lib, последняя Synopsys prepoerity.