Интерпретация I / O параметры

K

KoRGeNeRaL

Guest
Привет всем,

Я пытаюсь использовать 74lvc4245 уровне SHIFTER сместить уровни напряжения в 8bit данных строк между 3.3V FPGA (макс. II) и 5V ЖК-дисплее.Я был не в состоянии принять решение, если нынешние ограничения сопротивления или что-то еще необходимо в этой связи ниже:

1 - Подключение BTW.на FPGA и уровень SHIFTER
2 - Подключение BTW.уровень SHIFTER и ЖК-дисплея

А вот соответствующие спецификации, номера страниц в соответствующей спецификации.

FPGA на страницах .. 74 ..
74lvc4245
Существует не какой-либо информацией о I / O токов в ЖК Datasheet поэтому
я не давая его URL здесь.

Я бы очень appretiate, если кто-то может показать мне, как эти interprete I / O параметры при подключении I / O штырям этих СК
в сообща.

Regards ...
Последний раз редактировалось KoRGeNeRaL 21 сен 2008 20:20; редактировалось 3 раза в общей сложности

 
Ее вывод будет низкой, поэтому затопления.Она не может быть низкой логике, если ток нагрузки превышает 4mA.

 
KoRGeNeRaL,
Audioguru является правильным.IOL это максимальный ток, устройство может поглотителя при сохранении определенного значения Vol.
.
Если устройство источников IOL, затем IOL это максимальный ток, устройство может источника при сохранении определенного Voh.
Привет,
Kral
Привет,
Kral

 
Спасибо за ответы.Я читаю свой вопрос еще раз и понял, что я опечатки на мой вопрос.

Я собираюсь задать новый вопрос, чтобы понять этот I / O ограничивающий ток вещи более четко с помощью конкретных ICs.

Посмотрите, пожалуйста, на мое первое сообщение еще раз, чтобы увидеть мой новый вопрос.

 
Как я понимаю 74LVC4245A данных, порт A является 5V порта.Поскольку ЖК-5V это устройство будет подключено к порту А. FPGA будет подключен к порту В, которая является 3V порта.Вам не нужно использовать нынешние ограничения резисторы.Оба входных и выходных напряжений в 4245 будет совместима с устройствами, к которым они подключены в FPGA ввода входного тока утечки только 10uA, который не будет являться проблемой для 4245.Я исходя из того, что ЖК-дисплее устройства можно обрабатывать 10uA о своем выходе булавки.
Привет,
Kral

 
Спасибо за ответ.

Насколько я понимаю из вашего последнего поста, если не применять напряжение не превышает рекомендуемые значения вклада, или, другими словами, уровень напряжения compabitle, один резистор для ограничения тока является излишней.Разве это правильно?Или Thats только к CMOS входы?

Еще одна вещь.Я знаю, что CMOS входы раковина очень низкие суммы, действующих на стационарный, но они нужны значительные суммы текущих первоначально для подзарядки свой вклад емкости.Как убедиться в том, что первоначальное требование текущим этой зарядки конденсатора не повредить выхода моего IC, превосходя ее макс.выходной ток рейтинга?

 
KoRGeNeRaL,
Вы правы относительно текущего ограничивающие резисторы.До тех пор, пока напряжение уровнях совместимы, нет никакой необходимости для нынешнего ограничения резисторы.Это справедливо независимо от того, используется CMOS или нет.
.
Насколько Ваше беспокойство о выходе превышает нынешние возможности в FPGA, Есть две проблемы:
1 Эффект емкости на рост и падение раза
2 Эффект емкости на рассеиваемая мощность на выходе drivingt транзисторов в FPGA.Это может быть определена по формуле P = C (VCC) ^ 2 F (для каждого мероприятия).Я сомневаюсь, что это диссипацией будет внести значительную сумму в общей сложности устройства диссипацией.Я хотел бы следовать по ссылкам из данных листа для получения дополнительной информации:
.
Понимание и оценка державу в MAX II Devices
POWERPLAY державы Аналитика
.
Привет,
Kral

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top