Инстанцирование компонента в ISE

U

ukapil

Guest
Привет,
В @ ltera мы инстанцирует а PLL, LVDS TX RX блокировать с помощью плагина Megawizard Manager.
Как мне это сделать в Xilinx ISE?
Также, пожалуйста, сообщите мне, что лучше Stratix или Virtex II Pro?

привет,
Капил

 
Xilinx предоставляет CoreGen.
Она же fuction как MegaWizard в Кью (на) rtus.

 
В моем варианте,
то Xilinx предоставить документ, лучше и более быстрые устройства, чем @ ltera.Но это также более дорогие, что @ ltera устройство.
Оба Stratix и V2p можете заполнить reqirment в заявке.
Разница в скорости только нужно позаботиться о том, когда ваш чип использование является очень высоким.

 
Где я могу скачать cOregen?Можно ли использовать ее с Webpack 6?

 
Я новичок в X | LINX.

Разве это не synthesisable для webp (AT) CK?:

Модуль корневой (pixel_clock, pixel_counter);
ввод pixel_clock;
производства [11:0] pixel_counter;

рег [11:0] pixel_counter;

всегда @ (posedge pixel_clock)
начинать
/ / Это не работает
pixel_counter = pixel_counter 1;
/ / Это работает
pixel_counter = 325;
конец
endmoduleЯ не могу один шаг обл?Я делал это с М (в) X плюс lter @ @.Я использую M0delsim для моделирования и pixel_counter выглядит Hi-Z/undefined при моделировании.Что мне делать?

Есть ли пошаговая начинающего до продвинутого книги / электронную книгу для X | LINX I5E?

Привет

 
Попробуйте это:

Модуль top_level (pixel_clock, pixel_counter, сброс);

ввод pixel_clock;
проволока pixel_clock;
производства [11:0] pixel_counter;
рег [11:0] pixel_counter;
ввод сброса;
проволока сброса;

всегда
@ (Posedge pixel_clock или posedge сброс)
начинать

если (сбросить)
pixel_counter <= 0;
еще
pixel_counter <= pixel_counter 1;

конец

 
попробуйте этот код:

Код:

Модуль корневой (pixel_clock, pixel_counter);

ввод pixel_clock;

производства [11:0] pixel_counter;рег [11:0] pixel_counter = 0;всегда @ (posedge pixel_clock)

начинать

pixel_counter = pixel_counter 1;

конец

endmodule

 

Welcome to EDABoard.com

Sponsor

Back
Top