Дополнительный блок после синтеза

[sheikh]

Здравствуйте Дорогие я написал код VHDL, а затем синтез его. В результате синтеза содержит единицу, что это не в моем пути данных. (В прилагаемом рисунке, между ADD / SUB и регистр, который подключен к нему). это FD (32 D_ff бит), могли бы вы сказать мне, почему ISE производит этот блок после синтеза? и как я могу изменить следующий код, который, ADD / SUB подключения к REG_4 напрямую? С уважением, Мустафа

 mux4: mux_2x1_32bit порт карты (INPUT1 => C1_sig, INPUT2 => C3_sig, SEL => Select_1, OUTPUT => out_mux4_sig); процесс (CLK) начинать если (CLK = '1 'и clk'event), то если add_sub_0 = '0', то out_Add_sub_1_sig CLK, Rout => C4_sig);

 

[ads_ee]

Шейх, out_Add_sub_1_sig является регистр, который вы и ваше REG32_bit экземпляр. Sytnthesis производить именно то, что вы закодированы. Я не вижу проблемы. Если вы не хотите зарегистрировать дополнительный удалить Reg_4 инстанции и выполнить задание C4_sig