Дизайн DDR SDRAM контроллера

[tinytseng]

Я буду делать дизайн контроллера DDR SDRAM, DNT, но я знаю, как для сбора данных на обоих POS и договору край системных часов (потому что это не рекомендуется использовать как POS и договор CLK в Verilog)

может кто имеет этот опыт мне помочь?

 

[rjainv]

Вы можете иметь другого хода часов в двойном Freq вашей системе часы захвата данных и сделать РДР СДР преобразования.Кстати, для входящих данных, вы должны использовать DQS для сбора данных.

Я сказал, что верно для исходящих, позвольте выше Freq CLK делать СДР РДР преобразования.

 

[hawk_chenbo]

Скажем данных из автобуса 32-битной ширины, Data [15:0] может выводить при выходе часы высокой и данных [31:0], когда часы низкой.

 

[nemolee]

Насколько мне известно, существуют два способа захвата входных данных.
Одним из них является сбор данных по сдвинутые по фазе часы.
Другие задержки DQS.
Я никогда не пытаюсь эти подходы.
Ли кто-нибудь попробует эти методы?
Пожалуйста, поделитесь своим опытом для всех.
Спасибо.