Дизайн ФШМ вопрос!

[EEEngineer]

Hello All,

Я работаю над проблемой дизайна ФШМ.Вот его описание:

Q. Рассмотрим битового потока на линии DATA.
Мне нужно написать Verilog код, который вызывает это битовый поток для признания различными 30-разрядный код длины.

Каждый код формата имеет следующие распада:

1 2 3 ................................... 21 22 ... ...... 27 28 29 30
Ist II информационных битов (19 бита) CRC 6 битов EHH........................................................... 1 1 10 1
................................................ ........... 1 1 1

|<--------------------- 30-бита -----------------------> |

В битовый поток, грядущего на оперативных данных, я должен признать выше формат кода, принять aboveCRC и сравнить ее с actualCRC выводиться другая Verilog код.Используются для расчета actualCRC, разряды с 1 по 21.

Если (как КПР, т.е. aboveCRC = actualCRC) такие же, а если бит = 0, II бит = 1 и 28 = 29 = 30 бит = 1 только затем код правильный формат и печатать сообщение "Успех" зе "ERROR"

Например:
1110000101010101010 111000 1 1 0

1111111 0 01
1110000101010101010 111000 1 1 1Bit Stream = 0 01
1110000101010101010 111000 1 1 0

1111111 0 01
1110000101010101010 111000 1 1 1Обратите внимание, что красный цвет выше (0) должна быть 1 в соответствии с Кодексом формат.В следующий раз снова и тот же код видел это время его правильно.Может ли кто-то пожалуйста, помогите мне prrovide ее решения ...Я пришел с парой stilll решения, но дает ошибку ....Thnx,
Waiting ...

 

[ashishjindal76]

Привет

есть perticular формат, в котором Добавьте ур ФШМ.U можно также использовать программное обеспечение, как государство CAD, в которых и может напрямую определить ур государствами и U можно упомянуть ур функциональность там, а затем U может генерировать Verilog кода от этого.Я настоятельно рекомендую использовать U 2 ISE Webpack которое за свободный от Xilinx народ, который является наличие инструментов, как, что и U Can Get Ur работу в моменты.U можно скачать, что с их сайта xillinx.com.

привет
Ашиш

 

[Guest]

Вы можете использовать регистр сдвига на сдвиг входного сигнала в регистр,

использовать некоторые логики генерировать выходные из выходного регистра сдвига.

это легко, чем общее понимание ФШМ.с уважением
EEEngineer пишет:

Hello All,Я работаю над проблемой дизайна ФШМ.
Вот его описание:Q. Рассмотрим битового потока на линии DATA.

Мне нужно написать Verilog код, который вызывает это битовый поток для признания различными 30-разрядный код длины.Каждый код формата имеет следующие распада:1 2 3 ................................... 21 22 ... ...... 27 28 29 30

Ist II информационных битов (19 бита) CRC 6 битов EHH

........................................................... 1 1 1

0 1
................................................ ........... 1 1 1|<--------------------- 30-бита -----------------------> |В битовый поток, грядущего на оперативных данных, я должен признать выше формат кода, принять aboveCRC и сравнить ее с actualCRC выводиться другая Verilog код.
Используются для расчета actualCRC, разряды с 1 по 21.Если (как КПР, т.е. aboveCRC = actualCRC) такие же, а если бит = 0, II бит = 1 и 28 = 29 = 30 бит = 1 только затем код правильный формат и печатать сообщение "Успех" зе "ERROR"Например:1110000101010101010 111000 1 1 0

1111111 0 01
1110000101010101010 111000 1 1 1

Bit Stream = 0 01
1110000101010101010 111000 1 1 0

1111111 0 01
1110000101010101010 111000 1 1 1Обратите внимание, что красный цвет выше (0) должна быть 1 в соответствии с Кодексом формат.
В следующий раз снова и тот же код видел это время его правильно.
Может ли кто-то пожалуйста, помогите мне prrovide ее решения ...
Я пришел с парой stilll решения, но дает ошибку ....Thnx,

Waiting ...