Дамп памяти Verilog на VHDL

[karper1986]

Пожалуйста, помогите мне в переводе их из Verilog на VHDL

Целевая dump_dmem;
Я целое;

fdmem0 целое;
fdmem1 целое;
fdmem2 целое;
fdmem3 целое;
fdmem4 целое;
fdmem5 целое;
fdmem6 целое;
fdmem7 целое;

рег [31:0] dmemw0;
рег [31:0] dmemw1;
рег [31:0] dmemw2;
рег [31:0] dmemw3;
рег [31:0] dmemw4;
рег [31:0] dmemw5;
рег [31:0] dmemw6;
рег [31:0] dmemw7;

начинать

fdmem0 $ = fopen ( `FFT_DMEM0_DUMP);
fdmem1 $ = fopen ( `FFT_DMEM1_DUMP);
fdmem2 $ = fopen ( `FFT_DMEM2_DUMP);
fdmem3 $ = fopen ( `FFT_DMEM3_DUMP);
fdmem4 $ = fopen ( `FFT_DMEM4_DUMP);
fdmem5 $ = fopen ( `FFT_DMEM5_DUMP);
fdmem6 $ = fopen ( `FFT_DMEM6_DUMP);
fdmem7 $ = fopen ( `FFT_DMEM7_DUMP);

для (i = 0; I <(

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Круто" border="0" />

; I = I 1)

начинать
dmemw0 = memory0.memory ;
dmemw1 = memory1.memory ;
dmemw2 = memory2.memory ;
dmemw3 = memory3.memory ;
dmemw4 = memory4.memory ;
dmemw5 = memory5.memory ;
dmemw6 = memory6.memory ;
dmemw7 = memory7.memory ;

$ fdisplay (fdmem0, "% D \ N", dmemw0);
$ fdisplay (fdmem1, "% D \ N", dmemw1);
$ fdisplay (fdmem2, "% D \ N", dmemw2);
$ fdisplay (fdmem3, "% D \ N", dmemw3);
$ fdisplay (fdmem4, "% D \ N", dmemw4);
$ fdisplay (fdmem5, "% D \ N", dmemw5);
$ fdisplay (fdmem6, "% D \ N", dmemw6);
$ fdisplay (fdmem7, "% D \ N", dmemw7);
конец

$ fclose (fdmem0);
$ fclose (fdmem1);
$ fclose (fdmem2);
$ fclose (fdmem3);
$ fclose (fdmem4);
$ fclose (fdmem5);
$ fclose (fdmem6);
$ fclose (fdmem7);

конец
endtask

Большое спасибо.