Вопрос о том, как использовать "` включают в verilog

[Guest]

Я скачать uart16550 IP от opencore.org.В основном "` включить "может быть собран нормально, но когда я включаю мой собственный основной файл не составлен, как обычно.Когда я удалить "` включить ", и перенести все файлы в разработке списка, они могут быть составлены в нормальном режиме.Инструмент, что я использование modelsim.Мне отвечают этим ситуация во много раз.Я не знаю почему.
делать никому сказать мне.
большое спасибо!

 

[joe2moon]

Это же, как и в языке Си.

Пожалуйста, обратите внимание на "Путь",
используемый в формате.

Без дать правильный путь к файлу, включать не можем найти этот файл.

 

[aji_vlsi]

сатрап писал:

Я скачать uart16550 IP от opencore.org.
В основном "` включить "может быть собран нормально, но когда я включаю мой собственный основной файл не составлен, как обычно.
Когда я удалить "` включить ", и перенести все файлы в разработке списка, они могут быть составлены в нормальном режиме.
Инструмент, что я использование modelsim.
Мне отвечают этим ситуация во много раз.
Я не знаю почему.

делать никому сказать мне.

большое спасибо!

 

[Carna]

Кроме того, вы можете использовать ncverilog incdir путь
"путь", где файлы вы хотите включить это.Если у вас более одного пути, вы можете просто набрать их вместе с " " между ними.

 

[cnspy]

Если я не пишу "включать" в RTL-кода.Какие инструменты обработки оно?Такие, как modelsim / Questa / synplify?