Ведущие нуля anticipator

[Galos]

Привет, Может кто поможет мне с кодом Verilog ведущего нуля anticipator. Его рабочая кажется немного сложнее! Любой вид помощи будет понятно ... Спасибо

 

[j_andr]

Привет, Может кто поможет мне с кодом Verilog ведущего нуля anticipator. Его рабочая кажется немного сложнее!

Google? Не уверен, что если ниже то, что вам нужно, но это сложно ... и довольно быстро, в общем - '1 'в положение' я 'на входе вектор задает '1' в положение 'я' в выходной вектор и сбрасывает все выходные биты ниже "я"; [синтаксис Verilog =] Модуль leading_zero (входной [BIT_W-1: 0] d_in, выход рег [BIT_W-1: 0] d_out, выход рег [NR_W-1: 0] nr_of_zero, выход рег [NR_W-1: 0] one_position); localparam BIT_W = 16, NR_W = log2 (BIT_W); рег [BIT_W-1: 0] CLR; genvar я; генерировать для (я = 0; я