ПЗС, SPLD, GAL, CPLD, FPGA дизайн
Простые и сложные программируемые логические устройства от Altera, Cypress, Xilinx. Программируемые ворота массива. Устройство конкретных VHDL / Verilog / SystemC вопросы.

Теги: FPGA Xilinx, FPGA осуществления VHDL FPGA, CPLD, plds, PLD логика, VHDL, verilog, СБИС, Altera, Cypress, Xilinx, Atmel, программируемая логика,
Модераторы: Супер Модераторы

Перейти к странице 1, 2, 3 ... 226, 227, 228 След
Перейти на страницу:
Начать новую тему
Начать новую тему
Темы Ответы Автор Мнения Последнее сообщение
This topic is locked: you cannot edit posts or make replies. Анонс: все электронные книги здесь будут удалены!!! Пользователи будут предупреждены!!!
0 Клуг 3289 21 Марта 2007 22:21
Клуг
This topic is locked: you cannot edit posts or make replies. Анонс: в сравнении с Verilog VHDL
0 FORUM_RULES 10973 23 ноября 2004 20:50
FORUM_RULES
No new posts Результат Задержка задачи для 32 битных выходных ( 50 баллов за Sol)
10 khamitkar.ravikant 1198 16 июня 2009 2:58
Бэрри
No new posts FPGA подходит?
1 tom_hanks 351 09 июня 2009 5:09
manish12
No new posts Как осуществить это параллельный борьбе ..
2 shubhanshu 42 22 июня 2009 9:56
shubhanshu
No new posts VHDL целое ошибку ????????????
5 lmtg 48 22 июня 2009 8:26
FvM
No new posts Циклические Reduancy Проверить
3 Mkanimozhi 60 22 июня 2009 6:10
Mkanimozhi
No new posts В Xilinx ISE
0 shastri.vs 21 22 июня 2009 5:31
shastri.vs
No new posts проектирование SPI
0 shastri.vs 24 22 июня 2009 5:06
shastri.vs
No new posts Как выбрать Критический путь
0 kurukuru 12 22 июня 2009 2:52
kurukuru
No new posts Modelsim: # (vish-4014) Нет объектов по запросу 'SIM: / тест
3 pieterc 1386 21 Июня 2009 21:15
suyog255
No new posts FTDI - FT245BM И Микрочип - PIC16F877A?
2 XtremeTuningSolutions 60 21 Июня 2009 16:22
XtremeTuningSolutions
No new posts меняющихся компиляции путь в ActivHDL
0 ahmadagha23 21 21 Июня 2009 14:18
ahmadagha23
No new posts FPGA и нечеткой логики контроллера
2 magdi23 147 21 июня 2009 8:04
mrgargolo
No new posts Как написать код, чтобы получить хорошо RTL схемы
3 iggyboy 87 20 Июня 2009 23:25
wpchan05
No new posts Как читать NO. импульсов ИСПОЛЬЗУЯ FPGA
1 koolslash 42 20 Июня 2009 19:29
barath_87
No new posts Как давать видео-файл в качестве вклада в FPGA комплект .....
0 smartmadhavi 36 20 Июня 2009 19:13
smartmadhavi
No new posts DDS контроллер на FPGA
0 shitaldesai 15 20 Июня 2009 18:06
shitaldesai
No new posts Verilog Справка
0 maheshkuruganti 36 20 Июня 2009 11:44
maheshkuruganti
No new posts Бинарные отдел
0 Mkanimozhi 39 20 июня 2009 9:45
Mkanimozhi
No new posts Tcl, Perl, VHDL.
5 cwjcwjcwj 174 20 июня 2009 7:41
чертенок
No new posts ПОМОЩЬ В VHDL ............. сложным
4 honnaraj.t 120 20 июня 2009 0:08
FvM
No new posts Как давать. YUV файл в качестве вклада в FPGA комплект .....
0 satheeshkumars 18 19 Июня 2009 23:22
satheeshkumars
No new posts как двунаправленных защелки могут построен в VHDL?
8 smartshashi 546 19 Июня 2009 19:38
vevek
No new posts SAR ADC 10bit параллельно CPLD I2C
0 WLS 9 19 Июня 2009 12:42
WLS
No new posts может кто-нибудь поможет научиться м EDK
6 Nandhini.C 462 19 Июня 2009 12:37
varun2587
No new posts необходимость nios II IDE помочь!
4 wichayen 84 19 Июня 2009 12:12
Booleano
No new posts VHDL код для обнаружения объектов
3 vijayvlsi 321 19 Июня 2009 10:06
somerzt
No new posts Profibus макро
0 Booleano 39 19 июня 2009 9:09
Booleano
No new posts Может ли кто-нибудь помогите мне, пожалуйста!!!
1 vlsi_dst 57 19 июня 2009 8:39
deepu_s_s
No new posts Каким образом можно осуществить Matlab программы по FPGA (путем, например Accel DSP)?
2 yavar133 183 18 Июня 2009 16:14
magdi23
No new posts chipscope: случаи, пропавших без вести в иерархии
4 arthurbabloo 72 18 Июня 2009 10:08
arthurbabloo
No new posts Альтернативный вариант для IF-elsif. Обсудите, пожалуйста, Ваше мнение.
6 oursriharsha 114 18 июня 2009 9:12
oursriharsha
No new posts FPGA проверки темы
1 deepa1206 69 18 июня 2009 8:08
pini_1
No new posts Как синтеза с использованием Synplify из командной строки?
1 ajith 78 17 Июня 2009 16:37
rberek
No new posts Какая разница между JTAG И Byteblaster
0 kalyansrinivas 42 17 Июня 2009 14:50
kalyansrinivas
No new posts Смешанный сигнал FPGAs: Какие устройства работ, для которых Загруз?
4 DonaldSmith 174 17 июня 2009 9:48
DonaldSmith
No new posts 7 Сегмент к BCD
1 royalsdan 51 17 июня 2009 6:06
IanP
No new posts . BIT -> netlist
1 booblik 36 17 июня 2009 1:56
booblik
No new posts Производящий Задержка меньше часов Период
3 honnaraj.t 90 17 июня 2009 1:22
maheshkuruganti
No new posts загрузить с помощью FPGA JTAG
1 booblik 51 16 Июня 2009 22:47
FvM
No new posts Напиши разравниванием в контроллер DDR3
1 powerstar007 36 16 Июня 2009 22:35
kishore2k4
Начать новую тему EDAboard.com Форум -> ПЗС, SPLD, GAL, CPLD, FPGA дизайн Часовой пояс: GMT 2 Часы
Перейти к странице 1, 2, 3 ... 226, 227, 228 След
Перейти на страницу:
Страница 1 из 228
Перейти к:
Новые должности Новые должности Нет новых сообщений Нет новых сообщений Анонс Анонс
Новые сообщения [Популярная тема] Новые сообщения [Популярная тема] Нет новых сообщений [Популярная тема] Нет новых сообщений [Популярная тема] <a href='promote/index.html' target='_blank'> Стимулирование тему (-30 баллов) </ A>